高頻PCB設計實用技巧匯總
發(fā)布時間：2021-06-23
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1、PCB設計做完后，如何選擇PCB 板材?
選擇PCB板材必須在滿足設計需求和可量產(chǎn)性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現(xiàn)在常用的FR-4材質，在幾個GHz的頻率時的介質損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質損在所設計的頻率是否合用。
2、如何避免高頻干擾?
避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。
3、在高速設計中，如何解決信號的完整性問題?
信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。
4、差分布線方式是如何實現(xiàn)的?
差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side(并排, 并肩) 實現(xiàn)的方式較多。
5、對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線?
要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。
6、接收端差分線對之間可否加一匹配電阻?
接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號質量會好些。
7、為何差分對的布線要靠近且平行?
對差分對的布線方式應該要適當?shù)目拷移叫?。所謂適當?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。
8、如何處理實際布線中的一些理論的問題
基本上, 將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號,必須滿足loop gain與phase的規(guī)范,而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠,地平面上的噪聲也會影響正反饋振蕩電路 所以, 一定要將晶振和芯片的距離進可能靠近。
確實高速布線與EMI的要求有很多。但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。所以, 比較好先用安排走線和PCB迭層的技巧來解決或減少EMI的問題, 如高速信號走內層。末尾才用電阻電容或ferrite bead的方式,以降低對信號的傷害。
9、如何解決高速信號的手工布線和自動布線之間的矛盾?
現(xiàn)在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數(shù)目。各家 EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設計者的想法。另外, 手動調整布線的難易也與繞線引擎的能力有相對的關系。例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。
10、關于test coupon。
test coupon是用來以TDR(Time Domain Reflectometer)測量所生產(chǎn)的PCB板的特性阻抗是否滿足設計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以，test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。比較重要的是測量時接地點的位置。為了減少接地引線(ground lead)的電感值，TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以，test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。
11、在高速PCB設計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配?
一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line的結構時。
12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗?電源和地平面之間的信號是否可以使用帶狀線模型計算?
是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
13、在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎?
一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。
14、添加測試點會不會影響高速信號的質量?
至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用在線既有的穿孔(via or DIP pin)當測試點)可能加在在線或是從在線拉一小段線出來。前者相當于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。
15、若干PCB組成系統(tǒng)，各板之間的地線應如何連接?
各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗比較小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。
16、能介紹一些國外關于高速PCB設計的技術書籍和數(shù)據(jù)嗎?
現(xiàn)在高速數(shù)字電路的應用有通信網(wǎng)路和計算器等相關領域。在通信網(wǎng)路方面，PCB板的工作頻率已達GHz上下，疊層數(shù)就我所知有到40層之多。計算器相關應用也因為芯片的進步，無論是一般的PC或服務器(Server)，板子上的比較高工作頻率也已經(jīng)達到400MHz(如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。這些設計需求都有廠商可大量生產(chǎn)。
17、兩個常被參考的特性阻抗公式：
微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。
帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。
18、差分信號線中間可否加地線?
差分信號中間一般是不能加地線。因為差分信號的應用原理比較重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。
19、剛柔板設計是否需要設計軟件與規(guī)范?國內何處可以承接該類電路板加工?
可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給 FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個廠商會依據(jù)他們的制造能力會對比較小線寬、比較小線距、比較小孔徑(via)有其**。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當關鍵詞查詢應該可以找到。
20、適當選擇PCB與外殼接地的點的原則是什么?
選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。
21、電路板DEBUG應從那幾個方面著手?
就數(shù)字電路而言，首先先依序確定三件事情：1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。3. 確認reset信號是否達到規(guī)范要求。些都正常的話，芯片應該要發(fā)出首先個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與bus protocol來 ebug。
22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速(>100MHz)高密度PCB設計中的技巧?
在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
控制走線特性阻抗的連續(xù)與匹配。
走線間距的大小。一般常看到的間距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的比較小間距。不同芯片信號的結果可能不同。
選擇適當?shù)亩私臃绞健?br />
避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因為這種串擾比同層相鄰走線的情形還大。
利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。在實際執(zhí)行時確實很難達到完全平行與等長，不過還是要盡量做到。
除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。
23、模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時LC比RC濾波效果差?
LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
24、濾波時選用電感，電容值的方法是什么?
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩(wěn)定度的影響。
25、如何盡可能的達到EMC要求，又不致造成太大的成本壓力?
PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應及增加了ferrite bead、choke等壓制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統(tǒng)通過EMC的要求。以下就PCB板的設計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應。
盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。
注意高頻器件擺放的位置，不要太靠近對外的連接器。
注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)，以減少高頻的反射與輻射。
在各器件的電源管腳放置足夠與適當?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應與溫度的特性是否符合設計所需。
對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。
可適當運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。
選擇PCB板材必須在滿足設計需求和可量產(chǎn)性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現(xiàn)在常用的FR-4材質，在幾個GHz的頻率時的介質損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質損在所設計的頻率是否合用。
2、如何避免高頻干擾?
避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。
3、在高速設計中，如何解決信號的完整性問題?
信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。
4、差分布線方式是如何實現(xiàn)的?
差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side(并排, 并肩) 實現(xiàn)的方式較多。
5、對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線?
要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。
6、接收端差分線對之間可否加一匹配電阻?
接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號質量會好些。
7、為何差分對的布線要靠近且平行?
對差分對的布線方式應該要適當?shù)目拷移叫?。所謂適當?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。
8、如何處理實際布線中的一些理論的問題
基本上, 將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號,必須滿足loop gain與phase的規(guī)范,而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠,地平面上的噪聲也會影響正反饋振蕩電路 所以, 一定要將晶振和芯片的距離進可能靠近。
確實高速布線與EMI的要求有很多。但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。所以, 比較好先用安排走線和PCB迭層的技巧來解決或減少EMI的問題, 如高速信號走內層。末尾才用電阻電容或ferrite bead的方式,以降低對信號的傷害。
9、如何解決高速信號的手工布線和自動布線之間的矛盾?
現(xiàn)在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數(shù)目。各家 EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設計者的想法。另外, 手動調整布線的難易也與繞線引擎的能力有相對的關系。例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。
10、關于test coupon。
test coupon是用來以TDR(Time Domain Reflectometer)測量所生產(chǎn)的PCB板的特性阻抗是否滿足設計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以，test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。比較重要的是測量時接地點的位置。為了減少接地引線(ground lead)的電感值，TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以，test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。
11、在高速PCB設計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配?
一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line的結構時。
12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗?電源和地平面之間的信號是否可以使用帶狀線模型計算?
是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
13、在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎?
一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。
14、添加測試點會不會影響高速信號的質量?
至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用在線既有的穿孔(via or DIP pin)當測試點)可能加在在線或是從在線拉一小段線出來。前者相當于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。
15、若干PCB組成系統(tǒng)，各板之間的地線應如何連接?
各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗比較小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。
16、能介紹一些國外關于高速PCB設計的技術書籍和數(shù)據(jù)嗎?
現(xiàn)在高速數(shù)字電路的應用有通信網(wǎng)路和計算器等相關領域。在通信網(wǎng)路方面，PCB板的工作頻率已達GHz上下，疊層數(shù)就我所知有到40層之多。計算器相關應用也因為芯片的進步，無論是一般的PC或服務器(Server)，板子上的比較高工作頻率也已經(jīng)達到400MHz(如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。這些設計需求都有廠商可大量生產(chǎn)。
17、兩個常被參考的特性阻抗公式：
微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。
帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。
18、差分信號線中間可否加地線?
差分信號中間一般是不能加地線。因為差分信號的應用原理比較重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。
19、剛柔板設計是否需要設計軟件與規(guī)范?國內何處可以承接該類電路板加工?
可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給 FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個廠商會依據(jù)他們的制造能力會對比較小線寬、比較小線距、比較小孔徑(via)有其**。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當關鍵詞查詢應該可以找到。
20、適當選擇PCB與外殼接地的點的原則是什么?
選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。
21、電路板DEBUG應從那幾個方面著手?
就數(shù)字電路而言，首先先依序確定三件事情：1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。3. 確認reset信號是否達到規(guī)范要求。些都正常的話，芯片應該要發(fā)出首先個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與bus protocol來 ebug。
22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速(>100MHz)高密度PCB設計中的技巧?
在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
控制走線特性阻抗的連續(xù)與匹配。
走線間距的大小。一般常看到的間距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的比較小間距。不同芯片信號的結果可能不同。
選擇適當?shù)亩私臃绞健?br />
避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因為這種串擾比同層相鄰走線的情形還大。
利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。在實際執(zhí)行時確實很難達到完全平行與等長，不過還是要盡量做到。
除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。
23、模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時LC比RC濾波效果差?
LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
24、濾波時選用電感，電容值的方法是什么?
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩(wěn)定度的影響。
25、如何盡可能的達到EMC要求，又不致造成太大的成本壓力?
PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應及增加了ferrite bead、choke等壓制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統(tǒng)通過EMC的要求。以下就PCB板的設計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應。
盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。
注意高頻器件擺放的位置，不要太靠近對外的連接器。
注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)，以減少高頻的反射與輻射。
在各器件的電源管腳放置足夠與適當?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應與溫度的特性是否符合設計所需。
對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。
可適當運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。
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